Laporan Akhir 2
1. Jurnal [kembali]
Percobaan 2
A. T Flip-Flop
2. Alat dan Bahan [kembali]
 |
| Gambar 3. IC 74LS112 |
3. Rangkaian Simulasi [kembali]
1. Percobaan 2 ( T Flip-Flop)
4. Prinsip Kerja Rangkaian [kembali]
T Flip Flop sebenarnya bisa diperoleh dari J-K Flip Flop dengan menghubungkan j dan k akan menjadi satu input yaitu T. Pada rangkaian ini, saklar B1 dihubungkan ke set (S), T dihubungkan ke Vcc sehingga memberi logika 1 ke input (T=1), B0 dihubungkan ke reset (R), dan B2 diabaikan karena don’t care.
Dengan B0=0, maka input reset dalam keadaan aktif, artinya keluaran Q akan dipaksa menjadi 0 secara asinkron, tanpa menunggu pulsa clock.
Secara umum:
Jika T=0, maka setiap tepi clock flip flop tidak berubah (hold).
Jika T=1, maka pada setiap falling edge clock, keluaran Q akan toggle.
Tetapi pada kondisi khusus percobaan ini, karena reset aktif (B0=0), maka output Q dipaksa 0 meskipun T=1.
. Pada percobaan ini, juga divariasikan beberapa keadaan, yaitu:- Jika B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. Ini sesuai dengan tabel kebenaran yang ada.
- Jika B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. Ini sesuai dengan tabel kebenaran yang ada.
- Jika B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
- Jika B0=1, B1=1 dan B2=clock, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yatu kondisi disaat outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.
T Flip Flop sebenarnya bisa diperoleh dari J-K Flip Flop dengan menghubungkan j dan k akan menjadi satu input yaitu T. Pada rangkaian ini, saklar B1 dihubungkan ke set (S), T dihubungkan ke Vcc sehingga memberi logika 1 ke input (T=1), B0 dihubungkan ke reset (R), dan B2 diabaikan karena don’t care.
Dengan B0=0, maka input reset dalam keadaan aktif, artinya keluaran Q akan dipaksa menjadi 0 secara asinkron, tanpa menunggu pulsa clock.
Secara umum:
Jika T=0, maka setiap tepi clock flip flop tidak berubah (hold).
Jika T=1, maka pada setiap falling edge clock, keluaran Q akan toggle.
Tetapi pada kondisi khusus percobaan ini, karena reset aktif (B0=0), maka output Q dipaksa 0 meskipun T=1.
- Jika B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. Ini sesuai dengan tabel kebenaran yang ada.
- Jika B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. Ini sesuai dengan tabel kebenaran yang ada.
- Jika B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
- Jika B0=1, B1=1 dan B2=clock, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yatu kondisi disaat outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.
5. Video Rangkaian [kembali]
6. Analisa [kembali]
7. Link Download [kembali]
Download File Rangkaian
Klik- Video Simulasi Percobaan Klik
- Datasheet IC 74LS112 klik
- Datasheet Switch Spdt klik
- Datasheet Power Supply klik
- Datasheet Logic Probe klik
- Datasheet Ground klik
Komentar
Posting Komentar