Laporan Akhir 1
1. Jurnal [kembali]
Percobaan 1
A. J-K Flip-Flop dan D Flip-Flop
2. Alat dan Bahan [kembali]
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74LS112 (JK filp flop)
 |
| Gambar 3. IC 74LS112 |
2. IC 7474 (D Flip Flop)
 |
| Gambar 4. IC 7474 |
3. Power DC
Gambar 5. Power DC
4. Switch (SW-SPDT)
Gambar 6. Switch
5. Logicprobe atau LED
Gambar 7. Logic Probe
3. Rangkaian Simulasi [kembali]
1. Percobaan 1 ( J-K Flip-Flop dan D Flip-Flop)
4. Prinsip Kerja Rangkaian [kembali]
Prinsip Kerja J-K Flip Flop (falling edge triggered)
J-K Flip Flop akan mengubah keluarannya hanya pada saat falling edge clock, yaitu ketika sinyal clock berubah dari logika 1 ke 0. Pada kondisi ini, kombinasi input J dan K menentukan keadaan Q berikutnya. Jika J=0 dan K=0 maka keluaran tetap (hold), jika J=0 dan K=1 maka Q di-reset menjadi 0, jika J=1 dan K=0 maka Q di-set menjadi 1, sedangkan jika J=1 dan K=1 maka Q akan toggle atau berbalik dari keadaan sebelumnya. ketika rising edge clock, keluaran Q tetap stabil.Prinsip Kerja D Flip Flop (rising edge triggered)
D Flip Flop bekerja dengan prinsip bahwa keluarannya hanya berubah pada saat rising edge clock, yaitu ketika sinyal clock berubah dari logika 0 ke 1. Pada saat itu, nilai keluaran Q akan langsung mengikuti nilai input D. Jika D=1 maka Q menjadi 1, dan jika D=0 maka Q menjadi 0. Di antara tepi naik clock, keluaran tidak berubah sehingga D Flip Flop berfungsi sebagai penyimpan data sinkron yang hanya memperbarui output ketika terjadi rising edge.
Pada percobaan ini memiliki tujuh kondisi yaitu sebagai berikut:- Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka output J-K Flip Flop dan D Flip Flop bernilai sama yaitu Q=0 dan Q'=1.
- Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output pada J-K Flip Flop 1 dan pada D Flip Flop juga 1. Ini dikarenakan pada rangkaian ini merupakan aktif low, jika diberi input 0, maka dia aktif atau berlogika 1.
- Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang, karena Q dan Q' memiliki nilai yang sama yaitu 1. Seharusnya untuk nilai Q dan Q' itu berlawnana satu sama lain, tteapi pada kali ini, dia memiliki nilai yang sama. Oleh sebab itulah kondisi ini disebut kondisi terlarang. Kondisi ini juga disebut sebagai kondisi tidak stabil..
- Saat B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=0 dan Q'=1, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=1, B3=clock, B4=1, B5 dan B6 diputus, maka outputnya dalam kondisi toggle, dimana ia berlawanan dengan ouput sebelumnya.
Prinsip Kerja J-K Flip Flop (falling edge triggered)
J-K Flip Flop akan mengubah keluarannya hanya pada saat falling edge clock, yaitu ketika sinyal clock berubah dari logika 1 ke 0. Pada kondisi ini, kombinasi input J dan K menentukan keadaan Q berikutnya. Jika J=0 dan K=0 maka keluaran tetap (hold), jika J=0 dan K=1 maka Q di-reset menjadi 0, jika J=1 dan K=0 maka Q di-set menjadi 1, sedangkan jika J=1 dan K=1 maka Q akan toggle atau berbalik dari keadaan sebelumnya. ketika rising edge clock, keluaran Q tetap stabil.
Prinsip Kerja D Flip Flop (rising edge triggered)
D Flip Flop bekerja dengan prinsip bahwa keluarannya hanya berubah pada saat rising edge clock, yaitu ketika sinyal clock berubah dari logika 0 ke 1. Pada saat itu, nilai keluaran Q akan langsung mengikuti nilai input D. Jika D=1 maka Q menjadi 1, dan jika D=0 maka Q menjadi 0. Di antara tepi naik clock, keluaran tidak berubah sehingga D Flip Flop berfungsi sebagai penyimpan data sinkron yang hanya memperbarui output ketika terjadi rising edge.
Pada percobaan ini memiliki tujuh kondisi yaitu sebagai berikut:
- Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka output J-K Flip Flop dan D Flip Flop bernilai sama yaitu Q=0 dan Q'=1.
- Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output pada J-K Flip Flop 1 dan pada D Flip Flop juga 1. Ini dikarenakan pada rangkaian ini merupakan aktif low, jika diberi input 0, maka dia aktif atau berlogika 1.
- Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang, karena Q dan Q' memiliki nilai yang sama yaitu 1. Seharusnya untuk nilai Q dan Q' itu berlawnana satu sama lain, tteapi pada kali ini, dia memiliki nilai yang sama. Oleh sebab itulah kondisi ini disebut kondisi terlarang. Kondisi ini juga disebut sebagai kondisi tidak stabil..
- Saat B0=1, B1=1, B2=0, B3=clock, B4=0, B5=0, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=0 dan Q'=1, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=1, B3=clock, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah Q=0 dan Q'=1.
- Saat B0=1, B1=1, B2=1, B3=clock, B4=1, B5 dan B6 diputus, maka outputnya dalam kondisi toggle, dimana ia berlawanan dengan ouput sebelumnya.
5. Video Rangkaian [kembali]
6. Analisa [kembali]
7. Link Download [kembali]
- Download File Rangkaian Klik
- Video Simulasi Rangkaian Klik
- Datasheet IC 74LS112 klik
- Datasheet IC 7474 klik
- Datasheet Switch Spdt klik
- Datasheet Power Supply klik
- Datasheet Logic Probe klik
- Datasheet Ground klik
Komentar
Posting Komentar