Laporan Akhir 1
1. Jurnal [kembali]
Percobaan 1
2. Alat dan Bahan [kembali]
3. Rangkaian Simulasi [kembali]
- Gambar Rangkaian Percobaan 1 (a)
Gambar rangkaian pada modul
Gambar rangkaian pada percobaan
- Gambar Rangkaian Percobaan 1 (b)
Gambar rangkaian pada modul
Gambar rangkaian pada percobaan
4. Prinsip Kerja Rangkaian [kembali]
Rangkaian pada gambar merupakan sebuah asynchronous binary counter yang bekerja dengan prinsip pembagian frekuensi clock secara bertingkat. Pada bagian awal, sinyal clock dari luar dimasukkan ke rangkaian DIV8 yang berfungsi sebagai pembagi 8. Artinya, jika clock masukan bernilai f, maka keluaran dari DIV8 memiliki frekuensi f/8. Selanjutnya, keluaran dari DIV8 digunakan sebagai clock untuk DIV5, sehingga frekuensi clock dibagi lagi menjadi f/40. Setelah itu, hasil dari DIV5 kembali dibagi oleh DIV2, sehingga frekuensi akhir pada keluaran menjadi f/80 dari clock masukan. Karena rangkaian ini tersusun secara bertingkat, maka setiap flip-flop tidak menerima clock secara serentak, melainkan diperoleh dari output tahap sebelumnya. Hal ini menyebabkan adanya waktu tunda propagasi pada perubahan output, sehingga disebut asynchronous counter atau ripple counter. Output H0 sampai H3 pada rangkaian menunjukkan hasil hitungan biner dari counter, yang bertambah sesuai pulsa clock yang masuk, dengan siklus penuh setelah mencapai kelipatan 80 pulsa masukan.
Rangkaian pada gambar merupakan sebuah asynchronous binary counter yang bekerja dengan prinsip pembagian frekuensi clock secara bertingkat. Pada bagian awal, sinyal clock dari luar dimasukkan ke rangkaian DIV8 yang berfungsi sebagai pembagi 8. Artinya, jika clock masukan bernilai f, maka keluaran dari DIV8 memiliki frekuensi f/8. Selanjutnya, keluaran dari DIV8 digunakan sebagai clock untuk DIV5, sehingga frekuensi clock dibagi lagi menjadi f/40. Setelah itu, hasil dari DIV5 kembali dibagi oleh DIV2, sehingga frekuensi akhir pada keluaran menjadi f/80 dari clock masukan. Karena rangkaian ini tersusun secara bertingkat, maka setiap flip-flop tidak menerima clock secara serentak, melainkan diperoleh dari output tahap sebelumnya. Hal ini menyebabkan adanya waktu tunda propagasi pada perubahan output, sehingga disebut asynchronous counter atau ripple counter. Output H0 sampai H3 pada rangkaian menunjukkan hasil hitungan biner dari counter, yang bertambah sesuai pulsa clock yang masuk, dengan siklus penuh setelah mencapai kelipatan 80 pulsa masukan.
5. Video Rangkaian [kembali]
6. Analisa [kembali]
7. Link Download [kembali]
- Download Rangkaian Simulasi klik disini
- Download Video Percobaan klik disini
- Download Datasheet 74LS90 klik disini
- Download Datasheet 7493 klik disini
- Download Datasheet Clock klik disini
- Download Datasheet Logicprobe klik disini
- Download Datasheet SPDT klik disini
Komentar
Posting Komentar